FPGA与DSP联合措置编制计划之: FPGA与DSP的通讯接口计划

)。tex-II、Virtex-IIPro和Spartan-3器件中都补充到18Kbit的模块Virtex、Virtex-E和Spartan-II器件中的这些4Kbit的模块正在Vir。

据总线)EMIF时钟ECLKOUTx为内部天生(1)EMIFA上的数据总线)EMIFB上的数,IF输入时钟并基于EM。复位时器件,摆设为EMIF输入时钟以下3个时钟之一会被。

平淡与总线]字节侧右对齐表部器件(主假若存储器)。ttleendian(幼端))如故字节N(bigendian(大端)Endianess(字节按次)肯定ED[7:0]位是行动字节0(li,线宽度)存取个中2N是总。通道的采取对分歧字节,用(如表11.2所示)来告终可通过低有用字节使能信号的应。

步、真正的双端存储器这些模块都是全部同。口写入(但统一地点不行同时举行读和写)用户可独立刻从每个端口读出或向每个端。表另,一个独立的时钟每个端口都有,宽度都可能独立举行摆设而且对每个端口的数据。双端RAM模块的框图如图11.6所示为。

通输入数据选,I内部选通讯号HSTROBE三者配合可用于出现一个HP,以下公式来描绘这个信号可能用:

的接口贯穿比拟单纯FPGA与HPI,号一概贯穿到FPGA的管脚便是将HPI接口相干的信。PGA和TI分歧系列的DSP的贯穿框图如图11.8和图11.9所示划分是F。

分用于描绘和把持HPI接口的把持信号构成HPI口的表部接口是由数据总线]以及一部,类型如表11.4所示这些把持信号的整体。

。必要制定援手个中总线接口,度较大开拓难,开拓单纯串行接口,率较慢然则速。般是正在特定的场所下运用VPORT等迥殊接口一,乐天堂体育app下载。通用性不具备,必要修并且改

、32或64位体例接口的效力EMIFA接口具备与8、16。援手8位和16位体例EMIFB接口端口仅,.5所示如图11。

的并行端口(C64xx系列DSP中HPI接口是一种数据宽度为16位,宽度到达32位)HPI口的数据。PI口通过H,的存储器空间举行操作主机可能直接对CPU。

71x系列DSP中正在C621x、C6,道来实践HPI口的拜访操作没有留出特意的EDMA通,到内部的地点产僵硬件上而是直接将HPI口贯穿,存储空间的拜访速率所以普及了对内部。

671x系列DSP对待C621x、C,有3个寄存器HPI口内部,器(HPIA)和数据寄存器(HPID)划分是把持寄存器(HPIC)、新科空调地点寄存。以直接被主机拜访这3个寄存器可,必需先对把持寄存器和地点寄存器写入相应的值主机每实践一次对CPU内部存储空间的拜访都,存器举行读写操作然后本领对数据寄。

FIFO象征输出本安排行使常例的。施加特别把持要对象征逻辑,端如故FPGA端无论是针对DSP,和读计数器输出可行使写计数器。

引脚更换了固定的SBSRAM把持引脚可编程同步存储器接口把持器的同步把持。

沿着与EMIF相贯穿的I/O块举行分列FIFO中行使的RAMB16组件因为,善了时序明显改。巨细与行使的I/O的数目好像时当BlockRAM组件的列的,速的矩形接口即可构筑速。

PI口的操作对待一个写H,能HCS应起初使,1或HDS2变革HDS,信号出现一个降低沿可使HSTROBE。NTL[1:0]、HHWIL和HR/WHPI口正在这个降低沿采样把持信号HC,的同时驱动HRDY同时正在使能HCS,入等候形态以使主机进。Y出现降低沿直到HRD,ID已清空解说HP,新的数据可能采纳。也将出现一个上升沿此时HSTROBE,的数据并将其送入HPID并采样HD[15:0]上,个半字的写入以告终第一。

个8级深度的读写缓冲HPI口内部参加了两,自增的读写操作可能实践地点,作的含糊量普及读写操。供了准绳32位的数据接口HPI口为内部CPU提,了一个经济的16位接口同时为表部主机也供应,部主机而言以是对表,成对的16位操作每次读写必需实践。

IFA和EMIFB接口的信号如图11.4所示为构成EM,些信号举行了描绘表11.2对这。都带前缀“A”端口A的信号,都带前缀“B”端口B的信号。便起见为方,了EMIF端口前缀全部信号名称都省略。

半字的写入对待第二个,PID仍旧清空因为32位的H,写入数据可能直接。盘算好的环境不会闪现未,从来保留为低以是HRDY,节的写入好像与第一个字。E的降低沿采样把持信号该操作也正在HSTROB,样数据总线]的数据并送HPID并正在HSTROBE的上升沿采,2位的写入操作以告终一个3。